
TMS320C6674技术文档下载:
TMS320C6674 - 产品图解:

TI芯片:
- TPS65197RUYR - 集成电路(IC) > 线性 > 视频处理
- UC2714DPG4 - 电源管理IC - 栅极驱动器
- SN74LVCZ32245AGKER - 集成电路(IC) > 逻辑 > 缓冲器,驱动器,接收器,收发器
- PCM1773PWR - 集成电路(IC) > 数据采集 > ADC/DAC - 特殊用途
- UC2844AD8 - 集成电路(IC) > 电源管理(PMIC) > DC-DC 开关控制器
- SN74LVTH652PWR - 集成电路(IC) > 逻辑 > 缓冲器,驱动器,接收器,收发器
- TPS61103PWR - 集成电路(IC) > 电源管理(PMIC) > 稳压器 - 线性 + 开关
- TMP103AYFFR - 传感器,变送器 > 温度传感器 > 模拟和数字输出
- LMS1585AISX-1.5/NOPB - 集成电路(IC) > 电源管理(PMIC) > 稳压器 - 线性
- SN74ABT540DBR - 集成电路(IC) > 逻辑 > 缓冲器,驱动器,接收器,收发器
- LM2576T-3.3/LF03 - 集成电路(IC) > 电源管理(PMIC) > 稳压器 - DC-DC 开关稳压器
- DS90UR905QSQ/NOPB - 集成电路(IC) > 接口 > 串行器,解串器
- TLV70242PDSET - 集成电路(IC) > 电源管理(PMIC) > 稳压器 - 线性
- SN74AHC74QPWRQ1 - 集成电路(IC) > 逻辑 > 触发器
- TMS320DM642AGNZA6 - 集成电路(IC) > 嵌入式 > DSP(数字信号处理器)
- LM317KCT - 集成电路(IC) > 电源管理(PMIC) > 稳压器 - 线性
- LMC7101AIM5 - 集成电路(IC) > 线性 > 放大器 > 仪器,运算放大器,缓冲器
- TPS7A0530PDQNR - 集成电路(IC) > 电源管理(PMIC) > 稳压器 - 线性
- LMC7101AIM5X/NOPB - 集成电路(IC) > 线性 > 放大器 > 仪器,运算放大器,缓冲器
- TXS0102VDCTR - 集成电路(IC) > 逻辑 > 转换器,电平移位器



TMS320C6674 - 多核定点和浮点数字信号处理器
TMS320C6674是TI德州仪器公司的一款C6000DSP产品,TMS320C6674是多核定点和浮点数字信号处理器,本站介绍了TMS320C6674的封装应用图解、特点和优点、功能等,并给出了与TMS320C6674相关的TI元器件型号供参考。
TMS320C6674 - 多核定点和浮点数字信号处理器 - C6000DSP - 数字信号处理器 - 德州仪器
产品描述
The TMS320C6674 Multicore Fixed and Floating Point Digital Signal Processor is based on TI's KeyStone multicore architecture. Integrated with four C66x CorePac DSPs, each core runs at 1.0 to 1.25 GHz enabling up to 5 GHz. The device supports high-performance signal processing applications such as mission critical, medical imaging, test, and automation. The C6674 platform is power efficient and easy to use. The C66x CorePac DSP is fully backward compatible with all existing C6000 family of fixed and floating point DSPs.
产品特性
- Four TMS320C66x DSP Core Subsystems at 1.00 GHz and 1.25GHz
- 160 GMAC/80 GFLOP @ 1.25GHz
- 32KB L1P, 32KB L1D, 512KB L2 Per Core
- 4MB Shared L2
- Multicore Navigator and TeraNet Switch Fabric - 2 Tb
- Network Coprocessors- Packet Accelerator, Security Accelerator
- Four Lanes of SRIO 2.1 - 5 Gbaud Per Lane Full Duplex
- Two Lanes PCIe Gen2 - 5 Gbaud Per Lane Full Duplex
- HyperLink - 50Gbaud Operation, Full Duplex
- Ethernet MAC Subsystem - Two SGMII Ports w/ 10/100/1000 Mbps operation
- 64-Bit DDR3 Interface (DDR3-1600) - 8 GByte Addressable Memory Space
- 16-Bit EMIF - Async SRAM, NAND and NOR Flash Support
- Two Telecom Serial Ports (TSIP) - 2/4/8 Lanes at 32.768/16.384/8.192
- UART Interface
- I2C Interface
- 16 GPIO Pins
- SPI Interface
- Sixteen 64-Bit Timers
- Three On-Chip PLLs
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